 |
Популярные статьи |
 |
 |
» A Radio. Prakticka Elektronika №11 2017
» A Radio. Prakticka Elektronika №10 2017
» Радиомир №8 2017
» (Солон-Пресс). Сборник (57 книг + 6CD)
» Радиомир №5 2017
» Ремонт и сервис №11 (ноябрь) 2017
» Радиомир №1 2017
» Занимательные проекты на базе микроконтроллеров tinyAVR ...
» Elettronica In - №220
» Радиомир №10 2017
|
 |
 |
 |
 |
|
Облако тегов |
|
|
Arduino, Circuit Cellar, Elektor, Everyday Practical Electronics, Nuts and Volts, антенна, Антенны, аудио, видео, Журнал, Измерения, Микроконтроллеры, Микросхемы, микроэлектроника, приборы, Радіоаматор, Радио, Радио (жур.), Радиоаматор, Радиоконструктор, Радиолюбитель, радиолюбителю, Радиомир, радиоприемник, радиосвязь, радиоэлектроника, ремонт, Ремонт и Сервис, Связь, Серия Ремонт, справочник, схема, Схемотехника, Схемы, Телевидение, Телевизоры, усилитель, Электрик, Электроника, Электротехника
Показать все теги
|
|
|
|
|
|
Авторские права | |
|
Все книги на сайте представлены исключительно в ознакомительных целях!
Авторам, желающим внести поправки, просим связаться с администрацией.
Администрация
|
|
|
|
|
|
 |
 |
Книги » Микроэлектроника: Проектирование и верификация цифровых систем на кристаллах. Verilog & System Verflog
|
 |
|
 Просмотров: 1096 добавил: MIHAIL62 19-12-2014, 19:37
|
|
Название: Проектирование и верификация цифровых систем на кристаллах. Verilog & System Verflog
Автор: В.И. Хаханов, И.В. Хаханова, Є.И. Литвинова, O.A. Гузь
Издательство: ХНУРЭ
Год: 2010
Страниц: 528
Язык: Русский
|
|
Представлены языки описания аппаратуры, регистрового (Verilog) и системного уровней (System Verilog), ориентированные на верификацию, синтез и имплементацию проектируемых цифровых изделий в современные конструктивные компоненты на кристаллах в виде System on Chip (SoC) и System in Package (SiP). Дан аналитический обзор и сравнительный анализ преимуществ и недостатков HDL-языков для создания компактных и знергостерегающих цифровых систем для рынка электронных технологий. В качестве источников использованы наиболее популярные зарубежные и отечественные издания, IEEE стандарты, а также работы ведущих ученых и специалистов в области Hardware Design & Testing. Показаны маршруты решения проблем синтеза, анализа и верификации миниатюрных цифровых систем путем адаптации существующих технологий проектирования и создания новых моделей инфраструктуры языковой поддержки SoC и SiP.
Решение задач временного тестирования и верификации цифровых изделий в кристаллах демонстрируется на основе применения средств анализа и синтеза ведущих компаний планеты путем использования IEEE стандартов тестопригодного проектирования и механизмов ассерций, закладываемых в проект на стадии создания системных моделей. Состоятельность структур и маршрутов проектирования подтверждена рассмотрением многочисленных примеров HDL-описания, синтеза и верификации цифровых систем в пакетах, таких как память, логика и функциональные модули.
Книга предназначена для студентов, аспирантов и специалистов в области технологий HDL-проектирования и компьютерной инженерии встроенных систем и сетей, а также для широкою круга читателей, занимающихся разработкой и тестированием Hardware/Software для SoC и SiP.
СОДЕРЖАНИЕ
ВВЕДЕНИЕ 3
ЧАСТЬ I. ПРОЕКТИРОВАНИЕ 5
1. ТЕХНОЛОГИИ РЕАЛИЗАЦИИ И ВЕРИФИКАЦИИ ЦИФРОВЫХ СИСТЕМ 5
1.1. Аппаратные средства для разработки цифровых систем 5
1.2. Технологические конструктивы цифровых систем 9
1.3. Технологии изготовления и тестирования цифровых систем 19
1.4. Тестопригодное проектирование SiP на основе стандарта ІЕЕЕ 1500 24
1.5. Языки описания аппаратуры 30
1.6. Выводы по технологиям реализации SoC 38
1.7 Тестирование и верификация HDL-моделей компонентов SoC 38
1.8. Тестопригодность программно-аппаратных продуктов 39
1.9. Инфраструктура процесса верификации и тестирования проекта 43
1.10. Аналитическая модель инфраструктуры верификации 48
1.11. Анализ тестопригодности HDL-проектов 55
1.12. Верификация DCT IP-core, Xilinx 63
1.13. Выводы по верификации HDL-кода на основе ассерций 67
1.14. Вопросы и задания 68
1.15. Литература 69
ЧАСТЬ II VERILOG 72
2. ОСНОВНЫЕ ПОНЯТИЯ И КОНСТРУКЦИИ ЯЗЫКА VERILOG 72
2.1. Модуль - базовая единица языка Venlog 72
2.2. Уровни абстракции описания моделей на Venlog 73.
2.3. Лексические соглашения 76
2.4. Классы и типы данных 78
2.5. Описание портов модуля 8І
2.6. Структурные модели 82
2.7 Параметры 84
2.8 Директивы компилятора 86
2.9 Контрольные задания 88
3. ВЕНТИЛЬНЫЙ УРОВЕНЬ ОПИСАНИЯ МОДЕЛЕЙ 89
3.1. Стандартные логические элементы и модели вентильного уровня 89
3.2. Модели комбинационных схем 90
3.3. Определенные пользователем примитивы 90
3.4 Задержки элементов 93
3.5. Контрольные задания 96
4. DATAFLOW МОДЕЛИ ЦИФРОВОГО УСТРОЙСТВА 99
4.1. Dataflow модели и оператор непрерывного назначения 99
4.2 Операторы 99
4.3. Оператор условного назначения 104
4.4. Системные задачи и функции для управления моделированием 104
4.5. Контрольные задания 107
5. ПОВЕДЕНЧЕСКИЕ МОДЕЛИ ПО
5.1. Блоки Initial и Always 110
5 2. Процедурные операторы назначения 111
5.3 Временное и событийное управление операторами в блоках 113
5 4. Операторы управления: if, ease, casez и casex. Циклы 118
5.5. Специальные свойства блоков 123
5.6. Процедурные операторы непрерывно! о назначения 126
5.7. Примеры поведенческих моделей устройств 128
5.8. Контрольные задания 132
6. ПОДПРОГРАММЫ 138
6.1. Подпрограммы Task Function 138
6.2. Автоматические функции и задачи 142
6.3. Системные задачи работы с файлами 143
6.4. Контрольные вопросы и задания 146
7 ГЕНЕРИРОВАНИЕ ОПЕРАТОРОВ 148
7.1. Оператор generate и переменные genvar 148
7.2. Оператор generate с циклом for 149
7.3. Условный оператор generate 150
7.4. Оператор generate с оператором case 151
7 5 Примеры использования оператора generate 152
7.6. Контрольные задания 154
8. PROGRAMMING LANGUAGE IN 1 ERE АСЕ (PU) 156
8.1. Внутреннее представление данных в программе моделирования 159
8.2 Подпрограммы библиотеки PL! 161
8.3 Подпрограммы доступа (access routine) 161
8.4 Обслуживающие подпрограммы (utility routine) 166
8.5. Примеры создания пользовательских системных задач 169
8.6. Контрольные вопросы и задания 70
8.7 Литература 171 ЧАСТЬ ІІІ. СИНТЕЗ МОДЕЛЕЙ НА ЯЗЫКЕ VERILOG 172
9. СИНТЕЗИРУЕМЫЕ КОНСТРУКЦИИ В СРЕДЕ VERILOG 173
9 1. Общее поня гие синтеза 173
9 2 Принципы построения синтезируемого кода 174
9.3. Синтезируемые конструкции в Verilog 175
9.4. Контрольные вопросы и задания 176
10. ИНТЕРПРЕТАЦИЯ ОПЕРАТОРОВ VERILOG 177
10.1. Типы данных 177
10.2 Использование векторов 178
10.3. Синтез комбинационных схем ] 79
10.4. Синтез последовательностных устройств 182
10.5. Особые ситуации синтеза і 84
10.6. Операторы циклов 192
10.7. Локальное использование переменных 194
10.8 Различия между блокирующими и неблокирующими переменными 195
10.9. Операторы Assign и Deassign 197
10.10. Синтез подпрограмм 199
10.11. Использование параметров 201
10.12 Использование значения X 202
10.13 Контрольные вопросы и задания 202
11. ШАБЛОНЫ СТАНДАРТНЫХ КОМПОНЕНТОВ 206
11.1 Комбинационные компоненты 206
11.2 Последовательностная логика 211
11.3. Автоматы 218
11.4. Модели памяти 224
11.5. Контрольные вопросы и задания 226
11.6. Литература 229
Часть IV. МОДЕЛИРОВАНИЕ И ВЕРИФИКАЦИЯ ВРЕМЕННЫХ ХАРАКТЕРИСТИК ЦИФРОВЫХ КОМПОНЕНТОВ 230
12. ОПИСАНИЕ ВРЕМЕННЫХ ПАРАМЕТРОВ 230
12.1. Термины 230
12.2. Анализ временных характеристик цифровой схемы 232
12.3. Пример вычисления временных параметров 237
12.4. Имплементация проекта в силиконовый кристалл 239
12.5. Контрольные вопросы 242
13. МОДЕЛИРОВАНИЕ ВРЕМЕННЫХ ПАРАМЕТРОВ ПРОЕКТА В СРЕДЕ VERILOG 245
13.1. Модели задержек в среде Verilog 245
13.2. Моделирование задержки пути в среде Verilog 247
13.3. Проверка временных параметров 254
13.4 Системные задачи для определения временных параметров 255
13.5. Контрольные вопросы и задания 257
14. СИНТЕЗ И ВЕРИФИКАЦИЯ ПОСЛЕДОВАТЕЛЬНОГО СУММАТОРА 259
14.1. RTL- модель устройства 259
14.2. Синтез управляющего автомата 263
14.3. Синтез операционного устройства в целом 266
14.4 Оценка временных параметров 266
14.5. Контрольные вопросы 267
14.6 Литература 268
ЧАСТЬ V. SYSTEM VERILOG 269
15. ТИНЫ ДАННЫХ SYSTEM VERILOG 271
15.1. Пространства для декларации объектов в System Verilog 271
15.2. Единицы времени и точность их вычисления 274
15 3 Новшества в описании символьных значений 276
15.4. Логические типы - 277
15.5. Типы данных с двумя состояниями 277
15.6 Строки 279
15 7. Другие абстрактные типы данных SystemVeniog 280
15.8. Преобразования типов 281
15.9 Размер выражений 283
15.10 Константы 283
15.11 Пользовательские типы данных (User-defined types) 284
5.12. Совместно используемое определение типа typedef 285
15.13. Типы перечисления 286
15.14. Контрольные вопросы и задания 292
16. СЛОЖНЫЕ ТИПЫ ДАННЫХ SYSTEMVERILOG: ARRAYS, STRUCTURES И UNIONS 293
16.1. Структуры (Structures) 293
16.2. Объединения (union) 296
16 3. Массивы фиксированного размера 298
16 4. Динамические массивы 307
16.5. Очереди 308
16.6. Ассоциативные массивы 310
16.7 Методы массивов 314
16.8. Контрольные вопросы и задания 316
17 ПРОЦЕДУРНЫЕ БЛОКИ, ЗАДАЧИ И ФУНКЦИИ 318
17.1. Процедурные блоки 318
17.2. Задачи, функции и void функции 320
17.3. Процедурные операторы и подпрограммы 323
17 4. Операторы перехода 328
17.5. Значение временных параметров 331
17.6 Finite State Machines 332
17.7. System Venlog FIFO example 333
17.8 Контрольные вопросы и задания 337
18. System Verilog иерархия проекта 339
18.I. Прототип модуля 339
18.2. Соединение портов 341
18.3. Псевдонимы цепей 342
18.4. Передача данных через порты модуля 344
18.5. Ссылочные порты (Reference ports) 345
18.6. Параметризированные типы данных 345
18.7 Контрольные вопросы и задания 346
19. ИСПОЛЬЗОВАНИЕ ИНТЕРФЕЙСОВ 348
19.1. Концепция интерфейса 348
19.2. Описание портов с помощью интерфейса и обращение к ним 353
19.3. Группирование сигналов с помощью modport 357
19.4. Использование задач и функций в интерфейсе 360
19.5. Реконфигурируемые интерфейсы 369
19 6 Компромиссы интерфейса 371
19.7. Модели памяти 372
19.8. Управление доступом к шине 375
19.9. Транзактор, адаптер и функциональные модели шины 378
19.10. Контрольные вопросы и задания 389
20 ОСНОВЫ ОБЪЕКТНО-ОРИЕНТИРОВАННОГО ПРОГРАММИРОВАНИЯ 391
20.1 Определение класса в System Verilog 391
20.2. Объектно-ориентированное программирование (ООП). Терминология ООП 391
20 3. Создание новых объектов 392
20.4. Статические и глобальные переменные 394
20.5, Подпрограммы или методы класса 395
20 6. Правила границ видимости 396
20.7. Использование одного класса в пределах другого 398
20 8 Порядок компиляции 399
20 9 Понятие динамического объекта 400
20 10. Изменение определителя в задаче 401
20.11. Изменение объектов «на лету» 401
20.12 Массивы определителей 402
20.13 Копирование объектов 402
20 14. Публичные или приватные объекты классов 405
20 15. Наследование и подклассы 405
20.16. Примеры использования массивов классов 406
20.17. Контрольные вопросы и задания 408
20.18. Литература 408
21. СРЕДА ВЕРИФИКАЦИИ 410
21.1. Методология и инфраструктура верификации SoC 410
21.2. Программы (Program) 418
2!.3. Шаги моделирования систем в System Verilog 420
21.4. Синхронизация тестовых последовательностей (Stimulus Timing) 420
21.5. Пример. Four-Port ATМ Router 431
21 6. Контрольные вопросы и задания 435
22. АССЕРЦИИ 436
22.1. Последовательное ги (Sequence) 436
22.2. Ассерции в System Verilog 443
22 3. Прямые (процедурные) ассерции 445
22.4. Параллельные ассерции 447
22.5. Свойства (Properties) 450 22 6 Системные функции, используемые в ассерциях 453
22.7 Параллельные и прямые ассерции 453
22 8. Взаимодействие ассерции и testbench 455
22.9. Поддержка многодоменной синхронизации 456
22.10. Контрольные вопросы и задания 460
22.11. Литература 462
23. ПСЕВДОСЛУЧАЙНОЕ ТЕСТИРОВАНИЕ 463
23.1. Простейший класс кода с псевдослучайными переменными 464
23.2. Использование массивов в качестве границы множества псевдослучайных значений 466
23.3. Взвешенное распределение 467
23 4. Двунаправленные ограничения 468
23.5. Условные ограничения 468
23.6. Использование арифметических операторов 469
23.7. Управление несколькими блоками ограничений 470
23.8. Ограничения для управления правильностью данных 471
23.9. Функции prerandormze и postjrandomize 471
23.10 Настраиваемые тесты со случайной генерацией 472
23.11. Использование неслучайных значений 473
23.12 Использование внешних определений ограничений 474
23.13. Проблемы рандомизации 474
23.14. Ограничения, итеративные и массивов 475
23.15. Контрольные вопросы и задания 477
24. ФУНКЦИОНАЛЬНОЕ ПОКРЫТИЕ 478
24.1. Покрытия (Coverage) 478
24.2. Определение модели покрытия: covergroup 479
24.3. Применение группы покрытия с классами 483
24.4. Сбор данных 485
24.5. Перекрестное покрытие 491
24.6. Опции покрытия 494
24.7 Параметризация группы покрытия 495
24.8. Контрольные вопросы и задания 495
24.9 Литература 496
ЗАКЛЮЧЕНИЕ 498
СПИСОК СОКРАЩЕНИЙ 499
ПРИЛОЖЕНИЕ А. СПРАВОЧНИК РП-ПОДПРОГРАММЫ 501
Ключевые теги: Проектирование, верификация
|
|
Содержание Оглавление
|
|
|
|
|
|
|
|
Другие новости по теме:
|
|
|
|
|
 |
|
 |
|
 |
Информация |
 |
|
 |
Посетители, находящиеся в группе Гости, не могут оставлять комментарии к данной публикации. |
|
|
|
|
|
|
|
Календарь |
|
|
|
« Декабрь 2017 »
|
| Пн |
Вт |
Ср |
Чт |
Пт |
Сб |
Вс |
| |
1
|
2
|
3
|
|
4
|
5
|
6
|
7
|
8
|
9
|
10
|
|
11
|
12
|
13
|
14
|
15
|
16
|
17
|
|
18
|
19
|
20
|
21
|
22
|
23
|
24
|
|
25
|
26
|
27
|
28
|
29
|
30
|
31
|
|
|
|
|
|
|
